פרסום פרויקט
התחבר עם פייסבוק
התחבר עם LinkedIn
שירי
זכרון יעקב, ישראל
פרילנסר
שליחת הודעה
-->
אודותינו
מומחיות ב:
Asic, Fpga, Soc, Risc
Vhdl, Verilog, Perl, NCverilog, Schirocco, Modelsim, Vera, Virtuso, Spyglass, Linter, RTL, Verification, Jtag, Scan
מומחית בכל ה- flow של Asic מבחינה אורכית: כולל FrontEnd ו- Backend .
הובלה של SOC ו- פיתוח Risc.
כל ה- Flow כולל:
הגדרה ארכיטקטורה RTL ווריפיקציה Jtag Scan סינטזה Timing Analysis סיליקון בדיקות במעבדה.
וכן מבחינה רוחבית, כלים:
SYNOPSYS ,PRIMETIME, Spyglass, Virtuso, VerilogXL, Vcs, NCverilog , Scirocco, Modeltech, תכנות ב-PERL, Xilinx, Synplicity.
יצירת ספריות Verilog, Synthesis, Vhdl בטכנולוגיות שונות וגם ל- RAM-ים, תכנון ומימוש Ram Compiler
סינטזה ב- 0.13 מיקרון של UMC, ביצוע SCAN ,כתיבה ב- MATLAB.
אחראית DLL (Circuit), חקרDLL , כתיבת מודל behavioral ב- Verilog ו- Vhdl
היתי מומחית ברכיבי אלטרה ובעלת ידע ב- Xilinx.
יודעת Circuit.
מכירה את כל השפות: Verilog, Vhdl, Perl. בצעתי התאמות ב- C, C++.
1. הובלת SOC עם Risc שכלל: הובלת ארכיטקטורה, כתיבת RTL, ווריפיקציה ע"י Test Bench, ע"י Firmware ועל ה- Board ב- Fpga של Xilinx. פיתוח Risc, ייעוץ והכוונה לחברת AMIs בפיתוח .core אינטגרציה של core-ים ביניהם USB ו- OTP, פיתוח ממשקים שוניםWishbone ואחרים. הכפלת תדר ע"י שינויי RTL ,סינטזה ו- P&R. הערכת שטח ועלויות של ה- Chip. חקר Instruction Cache.
2. עבודה על ASIC אשר משמש כ- transceiver ETHERNET 10G ב- 0.15 מיקרון
של UMC. אחריות על כל המשדר הדיגיטלי אשר כלל Elastic buffer ושכבת PCS.
ביצוע PRIMETIME מורכב על כל הרכיב בשעון של 312.5MHz.
ביצוע JTAG , ביצוע formal verification ב- CHRYSALIS, חקר Fiber Channel.
3. סינטזה ב- 0.13 מיקרון של UMC, ביצוע SCAN ,כתיבה ב- MATLAB.
4. אחראית DLL (Circuit), חקרDLL , כתיבת מודל behavioral ב- Verilog ו- Vhdl
5. שימוש בכלים: SYNOPSYS ,PRIMETIME, Spyglass, Virtuso, VerilogXL, Vcs, NCverilog , Scirocco, Modeltech, תכנות ב-PERL, Xilinx, Synplicity.
6. יצירת ספריות Verilog, Synthesis, Vhdl בטכנולוגיות שונות וגם ל- RAM-ים, תכנון ומימוש Ram Compiler
7. אחריות על ארביטרטור ו- .CPU I/F ב- ASIC אשר היינו רכיב ATM אשר מבצעCell Buffer Management
8. הגדרה בסיסית של שני ASIC-ים בגודל של מאות אלפי שערים. חקירת טכנולוגיות של CLOCK RECOVERY בקצבים גבוהים ו- LVDS.
9. תכנון רכיבים מתוכנתים מסוגAltera .
10. ,System Administrator תמיכה חלקית בכל התשתיות של Sun ו- PC.
11. עבודה מול vendors, קבלנים, בחירת טכנולוגיות ושיטות עבודה.
12. Board Design ועבודה עם ציוד בדיקה מתקדם.
מנהלת VLSI ב- SMART LINK בתחום ה - VOIP.
מהנדסת ASIC בכירה ב-MYSTICOM במחלקת DIGITAL בתחום ה- Etherenet.
מהנדסת ASIC ב-TELECOM ECI בחטיבת התמסורת בתחום ה- SDH ו- ATM.
4. שירות צבאי:
1990 פרויקטנטית במחלקת פיתוח בחיל האוויר במסגרת לימודים לתואר הנדסאי בעתודה הטכנולוגית בבסמ"ת.
1991-1992 הנדסאית אלקטרוניקה בדרג ד' במחלקת אלקטרואופטיקה.
מצטיינת אוניברסיטת בן גוריון
קבלת תעודה הערכה על ממוצע 92 מאוניברסיטת בן גוריון
קבלת הצטינות על פרויקט תואר מאוניברסיטת בן גוריון (1 מתוך 200 סטודנטים)
Asic, Fpga, Soc, Risc
Vhdl, Verilog, Perl, NCverilog, Schirocco, Modelsim, Vera, Virtuso, Spyglass, Linter, RTL, Verification, Jtag, Scan
מומחית בכל ה- flow של Asic מבחינה אורכית: כולל FrontEnd ו- Backend .
הובלה של SOC ו- פיתוח Risc.
כל ה- Flow כולל:
הגדרה ארכיטקטורה RTL ווריפיקציה Jtag Scan סינטזה Timing Analysis סיליקון בדיקות במעבדה.
וכן מבחינה רוחבית, כלים:
SYNOPSYS ,PRIMETIME, Spyglass, Virtuso, VerilogXL, Vcs, NCverilog , Scirocco, Modeltech, תכנות ב-PERL, Xilinx, Synplicity.
יצירת ספריות Verilog, Synthesis, Vhdl בטכנולוגיות שונות וגם ל- RAM-ים, תכנון ומימוש Ram Compiler
סינטזה ב- 0.13 מיקרון של UMC, ביצוע SCAN ,כתיבה ב- MATLAB.
אחראית DLL (Circuit), חקרDLL , כתיבת מודל behavioral ב- Verilog ו- Vhdl
היתי מומחית ברכיבי אלטרה ובעלת ידע ב- Xilinx.
יודעת Circuit.
מכירה את כל השפות: Verilog, Vhdl, Perl. בצעתי התאמות ב- C, C++.
1. הובלת SOC עם Risc שכלל: הובלת ארכיטקטורה, כתיבת RTL, ווריפיקציה ע"י Test Bench, ע"י Firmware ועל ה- Board ב- Fpga של Xilinx. פיתוח Risc, ייעוץ והכוונה לחברת AMIs בפיתוח .core אינטגרציה של core-ים ביניהם USB ו- OTP, פיתוח ממשקים שוניםWishbone ואחרים. הכפלת תדר ע"י שינויי RTL ,סינטזה ו- P&R. הערכת שטח ועלויות של ה- Chip. חקר Instruction Cache.
2. עבודה על ASIC אשר משמש כ- transceiver ETHERNET 10G ב- 0.15 מיקרון
של UMC. אחריות על כל המשדר הדיגיטלי אשר כלל Elastic buffer ושכבת PCS.
ביצוע PRIMETIME מורכב על כל הרכיב בשעון של 312.5MHz.
ביצוע JTAG , ביצוע formal verification ב- CHRYSALIS, חקר Fiber Channel.
3. סינטזה ב- 0.13 מיקרון של UMC, ביצוע SCAN ,כתיבה ב- MATLAB.
4. אחראית DLL (Circuit), חקרDLL , כתיבת מודל behavioral ב- Verilog ו- Vhdl
5. שימוש בכלים: SYNOPSYS ,PRIMETIME, Spyglass, Virtuso, VerilogXL, Vcs, NCverilog , Scirocco, Modeltech, תכנות ב-PERL, Xilinx, Synplicity.
6. יצירת ספריות Verilog, Synthesis, Vhdl בטכנולוגיות שונות וגם ל- RAM-ים, תכנון ומימוש Ram Compiler
7. אחריות על ארביטרטור ו- .CPU I/F ב- ASIC אשר היינו רכיב ATM אשר מבצעCell Buffer Management
8. הגדרה בסיסית של שני ASIC-ים בגודל של מאות אלפי שערים. חקירת טכנולוגיות של CLOCK RECOVERY בקצבים גבוהים ו- LVDS.
9. תכנון רכיבים מתוכנתים מסוגAltera .
10. ,System Administrator תמיכה חלקית בכל התשתיות של Sun ו- PC.
11. עבודה מול vendors, קבלנים, בחירת טכנולוגיות ושיטות עבודה.
12. Board Design ועבודה עם ציוד בדיקה מתקדם.
מנהלת VLSI ב- SMART LINK בתחום ה - VOIP.
מהנדסת ASIC בכירה ב-MYSTICOM במחלקת DIGITAL בתחום ה- Etherenet.
מהנדסת ASIC ב-TELECOM ECI בחטיבת התמסורת בתחום ה- SDH ו- ATM.
4. שירות צבאי:
1990 פרויקטנטית במחלקת פיתוח בחיל האוויר במסגרת לימודים לתואר הנדסאי בעתודה הטכנולוגית בבסמ"ת.
1991-1992 הנדסאית אלקטרוניקה בדרג ד' במחלקת אלקטרואופטיקה.
מצטיינת אוניברסיטת בן גוריון
קבלת תעודה הערכה על ממוצע 92 מאוניברסיטת בן גוריון
קבלת הצטינות על פרויקט תואר מאוניברסיטת בן גוריון (1 מתוך 200 סטודנטים)
תחומי התמחות
טכנולוגיה
ניהול פרויקטים, מנהל פרויקט